Samsung công bố công nghệ đúc chip mới gồm hai nút tiên tiến SF2Z (2 nm) và SF4U (4 nm) dành cho chip HPC và AI.
Samsung Electronics, một trong những công ty hàng đầu thế giới về bán dẫn, đã mô tả những cải tiến trong công nghệ đúc tại sự kiện Samsung Foundry Forum (SFF) ở San Jose ngày 12-13/6.
Trong đó, SF2Z là nút quy trình 2 nm, kết hợp công nghệ mạng lưới cung cấp điện mặt sau (BSPDN) được tối ưu hóa, bằng cách đặt các thanh ray điện ở mặt sau của tấm wafer để loại bỏ tình trạng tắc nghẽn giữa các đường dây điện và tín hiệu.
Việc áp dụng công nghệ BSPDN cho SF2Z được Samsung khẳng định giúp tăng cường công suất, hiệu suất và diện tích (PPA) so với SF2 - nút 2 nm thế hệ đầu, đồng thời giảm đáng kể độ sụt điện áp, nâng hiệu suất của các thiết kế HPC (cấu trúc điện toán hiệu năng cao).
Trong khi đó, SF4U là nút quy trình 4 nm được cải tiến PPA bằng công nghệ thu nhỏ quang học, cho phép thu nhỏ thiết kế khuôn chip hiện có mà không cần thay đổi nhiều về mặt kiến trúc.
Nút 4 nm mới dự kiến đi vào sản xuất từ 2025, trong khi nút 2 nm năm 2027. Hai nút này chủ yếu dành cho chip AI và HPC (điện toán hiệu năng cao). Tuy nhiên, được cho là sẽ áp dụng quy trình đúc cho cả chip trên smartphone.
Nhà máy sản xuất chip của Samsung tại Hwaseong, Hàn Quốc. Ảnh: Samsung
Hãng Hàn Quốc cho biết hai nút quy trình cải tiến này là bước đệm cho nút 1.4 nm (SF1.4). Hãng đang tích cực định hình công nghệ đúc dưới 1.4 nm trong tương lai bằng cách cải tiến vật liệu và cấu trúc.
Nút quy trình nm tỷ lệ thuận với kích thước bóng bán dẫn. Bóng bán dẫn càng nhỏ cho phép trang bị nhiều bóng bán dẫn hơn vào chip giúp nâng cao hiệu suất và giảm tiêu thụ điện năng.
Huy Đức
Xem tiếp...
Samsung Electronics, một trong những công ty hàng đầu thế giới về bán dẫn, đã mô tả những cải tiến trong công nghệ đúc tại sự kiện Samsung Foundry Forum (SFF) ở San Jose ngày 12-13/6.
Trong đó, SF2Z là nút quy trình 2 nm, kết hợp công nghệ mạng lưới cung cấp điện mặt sau (BSPDN) được tối ưu hóa, bằng cách đặt các thanh ray điện ở mặt sau của tấm wafer để loại bỏ tình trạng tắc nghẽn giữa các đường dây điện và tín hiệu.
Việc áp dụng công nghệ BSPDN cho SF2Z được Samsung khẳng định giúp tăng cường công suất, hiệu suất và diện tích (PPA) so với SF2 - nút 2 nm thế hệ đầu, đồng thời giảm đáng kể độ sụt điện áp, nâng hiệu suất của các thiết kế HPC (cấu trúc điện toán hiệu năng cao).
Trong khi đó, SF4U là nút quy trình 4 nm được cải tiến PPA bằng công nghệ thu nhỏ quang học, cho phép thu nhỏ thiết kế khuôn chip hiện có mà không cần thay đổi nhiều về mặt kiến trúc.
Nút 4 nm mới dự kiến đi vào sản xuất từ 2025, trong khi nút 2 nm năm 2027. Hai nút này chủ yếu dành cho chip AI và HPC (điện toán hiệu năng cao). Tuy nhiên, được cho là sẽ áp dụng quy trình đúc cho cả chip trên smartphone.
Nhà máy sản xuất chip của Samsung tại Hwaseong, Hàn Quốc. Ảnh: Samsung
Hãng Hàn Quốc cho biết hai nút quy trình cải tiến này là bước đệm cho nút 1.4 nm (SF1.4). Hãng đang tích cực định hình công nghệ đúc dưới 1.4 nm trong tương lai bằng cách cải tiến vật liệu và cấu trúc.
Nút quy trình nm tỷ lệ thuận với kích thước bóng bán dẫn. Bóng bán dẫn càng nhỏ cho phép trang bị nhiều bóng bán dẫn hơn vào chip giúp nâng cao hiệu suất và giảm tiêu thụ điện năng.
Huy Đức
Xem tiếp...
